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Cadence业界首创功耗签收工具整合静态时序分析功能

2020-03-10 45

  紧随5月份推出Tempus时序签收解决方案的步伐,Cadence公司日前又快马加鞭推出其设计签收和收敛的第二项重大新产品—电源完整性解决方案Voltus IC Power Integrity Solution,旨在帮助解决设计人员所面临的功耗挑战。Cadence芯片签收与验证部门产品营销总监Jerry Zhao在接受本刊采访时表示,新的电源完整性分析引擎具有更大规模的并行执行能力,可将性能提高10倍,并支持10亿门设计规模。目前,Voltus技术已经通过台积电对16纳米FinFET工艺(设计规则手册第0.5版)的IR压降分析和精度以及电迁移规则方面的验证。

 

  在传统概念中,时序验证和功耗验证是分开的。但与其他厂商只提供点工具不同的是,这次Cadence的功耗整合性分析方案也同时把静态时序分析考虑进去,是一套完整的electrical签收解决方案,在业界也尚属首次。Voltus可在任何设计工具上使用,即便采用其他厂商的工具,也不影响其验证效果。当然,如果能够结合Cadence IC(Encounter、Virtuoso和Palladium)、Package、PCB和其它系统工具,将会使设计团队在整个产品开发周期更好地管理芯片设计的电源问题,以取得更快的设计收敛。据透露,Freescale、IDT等公司已开始部署此类工具。

 

  Voltus方案大幅提高验证速度和电路规模的秘密来自multi-threaded(多线程)、distributed processing(分布式运算)和Hierarchical analysis(分层分析)技术。Jerry说,验证阶段处于整个设计流程的末端,工具性能越强,速度越快,设计人员的压力就越小。但当前客户普遍的反馈是功耗验证产品不多,工艺越先进,设计复杂度越高,设计技巧越丰富,他们花费在功耗验证阶段的时间就越长—90nm工艺时,不足一天;28nm工艺时,至少需要数天,完全跟不上设计者需求。

除性能外,精度和收敛是设计人员关心的另外两个要素。Cadence方面称,由于解决了matrix solver、power grid RC extraction和instance power distribution问题,Voltus方案的精度可达SPICE级,完全能够提供最准确的电源签收结果。鉴于其与Tempus属于同系列产品,如果能配套使用,就能在最大程度上摒弃之前采用多家方案的“零敲碎打”型设计流程,大幅减少验证时间。此外,Voltus具备的Physically-aware电源完整性优化特点,例如早期电源网格分析、去耦合电容和电源门控分析,则可提高物理实现质量和加快设计收敛。

 

  “低功耗设计需要从系统级角度加以考虑,时序和功耗分析/验证只是其中一部分,设计人员还要考虑封装、布局布线等多重因素。因此,Voltus方案如何与Cadence其他工具有机结合,也是我们在开发此工具时考虑的重点。”以布局布线为例,Voltus可通过3种方法对其进行分析:ERA(early rail analysis)、De-cap和PSO(power gate switch),这些都是低功耗设计的方法,Voltus在设计中均给予了考虑。此外,与Encounter/Allegro结合,可为包括芯片、封装和PCB在内的设计提供电源完整性解决方案;与Virtuoso结合,可分析模拟混合信号SoC设计中的定制/模拟IP;与Palladium功能一起使用,可通过真实功耗激励进行精确的IC芯片电源完整性分析。

 

  Jerry指出,目前的很多设计可以说对逻辑是“相连的”,因为所有流程都处理逻辑信息,可以自动完成;但对功耗来说是“不相连”的,因为针对每个流程,功耗问题都是独立的,并相互影响。因此,有效的低功率设计要求设计团队、IP供应商以及工具和解决方案提供商之间展开协作。只有通过实施连贯一致的方法,并将这些方法运用在供应链赖以存在的整个工具领域,电子行业才能真正解决低功率设计所面临的不断增长的挑战。